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执行QuartusⅡ的 命令，可以在底层设计时创建各模块元件的图形符号
A.强未知的
B.强
C.强
D.高阻态
答案是：D
更新时间：2024/3/8 12:35:00
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在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面__赋值语句是错误的。
A.idata="00001111"
B.data=B"0000_1111
C.idata=X"AB"
D.id
答案是：D
更新时间：2024/3/8 12:35:00
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嵌套使用IF语句，其综合结果可实现
A.带优先级且条件相与的逻辑电路
B.条件相或的逻辑电路
C.三态控制电路；
D.双向控制电路
答案是：A
更新时间：2024/3/8 12:34:00
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在下面对综合的描述中，___是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件
B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的
答案是：D
更新时间：2024/3/8 12:34:00
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